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FPGA/CPLD数字电路原理解析

2022-09-09 00:51

本文摘要:当造成自动门时钟的人组逻辑高达一级时,证设计方案新项目的可信性看起来很艰辛。即便 样品或模型結果没说明出有静态数据险象,但本质上仍然有可能不会有着危险因素。一般来说,我们不理应用多级别人组逻辑去钟触PLD设计方案中的触发器。 图7得到一个所含险象的多级别时钟的事例。时钟是由SEL扩展槽操控的多通道选择符键入的。 多通道选择符的輸出是时钟(CLK)和该时钟的2波形(DIV2)。由图7的指定波形图显出,在2个时钟皆为逻辑1的状况下,当SEL线的情况变化时,不会有静态数据险象。

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当造成自动门时钟的人组逻辑高达一级时,证设计方案新项目的可信性看起来很艰辛。即便 样品或模型結果没说明出有静态数据险象,但本质上仍然有可能不会有着危险因素。一般来说,我们不理应用多级别人组逻辑去钟触PLD设计方案中的触发器。

图7得到一个所含险象的多级别时钟的事例。时钟是由SEL扩展槽操控的多通道选择符键入的。

多通道选择符的輸出是时钟(CLK)和该时钟的2波形(DIV2)。由图7的指定波形图显出,在2个时钟皆为逻辑1的状况下,当SEL线的情况变化时,不会有静态数据险象。险象的水平不尽相同工作中的标准。

多级别逻辑的险象是能够去除的。    图7有静态数据险象的多级别时钟  图8得到图7电源电路的一种单极时钟的取代计划方案。

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图上SEL扩展槽和DIV2数据信号作为也就能D触发器的也就能輸出尾端,而不是作为该触发器的时钟扩展槽。应用这一电源电路并不一定可选PLD的逻辑模块,工作中却可靠多了。各有不同的系统软件务必应用各有不同的方式去除多级别时钟,并没同样的方式。    图8无静态数据险象的多级别时钟  行波时钟  另一种流行的时钟电源电路是应用行波时钟,即一个触发器的键入用以另一个触发器的时钟輸出。

假如仔细地设计方案,行波时钟能够象全局性时钟一样地可靠工作中。殊不知,行波时钟促使与电源电路相关的指定推算出来看起来非常简单。行波时钟在行波链上各触发器的时钟中间造成较小的時间偏移,而且不容易远远超过最坏状况下的建立時间、保持時间和电源电路中时钟到键入的廷时,使系统软件的具体速率升高。  用记数刷转型发展触发器包括多线程计数器常常应用行波时钟,一个触发器的键入钟控下一个触发器的輸出,参照图9即时计数器一般来说是更换多线程计数器的更优计划方案,这是由于二者务必某种意义多的宏单元而即时计数器有比较慢的时钟到键入的時间。

图10得到具有全局性时钟的即时计数器,它和图9作用完全一致,用了某种意义多的逻辑模块搭建,却有比较慢的时钟到键入的時间。彻底全部PLD软件开发都获得各种各样的即时计数器。


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